Главная Движение носителей электрических зарядов



f/nop = 2,0 В, то логический перепад (разность между входным и пороговым напряжениями) составляет 4 В. Логические уровни соответствуют выходным напряжениям открыгого и закрытого транзисторов. Если на оба входа подать напряжение меньше порогового (соответствующее логическому нулю), то транзисторы Ti и окажутся закрытыми, а ток стока - практически равньм нулю. При этом ток стока нагрузочного транзистора тоже будет равен нулю. Поэтому на выходе установится напряжение, близкое к напряжению источника питания Ее и соответствующее логической 1.

Если на вход хотя бы одного транзистора подать напряжение, превышающее пороговое (соответствующее логической 1), то этот транзистор откроется и появится ток стока. Тогда на выходе схемы будет остаточное напряжение, значительно меньшее порогового, что соответствует логическому 0.

"тедует отметить, что схемы на МОП-транзисторах менее быстродействующие, чем на биполярных. Это связано со скоростью перезарядки выходной емкости, которая весьма значительна. Все способы повышения быстродействия ведут к появлению других существенных недостатков.

Аналогично работает (с учетом полярностей) схема ИЛИ - НЕ с р-канальными МОП-транзисторами. Тип схемы влияет на характеристики (потребляемая мощность, быстродействие и др.), но принцип работы схемы остается неизменным. Рассмотрим особенности схем тех типов логик, которые не были рассмотрены ранее.

МОП-транзисторная логика на комплементарных транзисторах (КМОП). Схема строится на комплементарных МОП-транзисторах. В качестве логических используются два транзистора, один из которых с и-каналом, а другой - с р-каналом. Логические ИМС на их основе являются наиболее перспективными. Мощность, потребляемая ими в статическом режиме, составляет десятки нановатг, быстродействие около 10 МГц, они обладают большим логическим перепадом. Однако технология изготовления транзисторов с р- и и-каналами на одном кристалле сложна и трудоемка.

Эмиттерно-связанная логика (ЭСЛ). Основу этой группы ИМС составляет переключатель тока, представляющий собой ключевой элемент на транзисторах с объединенным эмиттером. Такие логические ИМС наиболее быстродействующие.

Интегральная инжекционная логика (ИЛ). Эта логика не имеет аналогов в дискретном исполнении и является новым направлением, которое способствует миниатюризации цифровых приборов. В основе построения микросхем на ИЛ используется базовая структура, состоящая из комплементарной пары биполярных транзисторов. Транзистор р-п-р работает в режиме источника тока (вьшолняет функции инжектора носителей заряда), а многоэмиттерный транзистор п-р-п работает как инвертор. Поэтому эту логику можно назвать логикой с инжекционным питанием. Один элемент ИЛ занимает очень малую площадь, и потребляемая им мощность незначительна. Поэтому множество таких элементов можно объединить в схему с высокой степенью интеграции.



§ 21.2. Триггеры в интегральном исполнении

Интегральная технология и использование методов алгебры логики позволили создать большое число различных триггеров на базе логических элементов, различающихся структурой цепей управления и режимами работы. Триггер состоит из цепей управления и запоминающих устройств и имеет один, два (или более) входа и два выхода. Каждый из входов имеет определенное функциональное назначение, которое отражается в обозначении данного входа {R, S, X, D и т. д.). Цепи управления, в которые поступают входные (информационные) сигналы, преобразуют их в сигналы для запоминания и -считывания.

Запоминающие устройства состоят из двух плеч, в каждом из которых одновременно хранятся сколь угодно долго два сигнала, один из которых соответствует логической 1, другой - логическому 0. Выход триггера Q, с которого в исходном состоянии снимается высокий потенциал обычно называют прямым, другой - инверсным (обозначается Q).

В зависимости от выполняемых функций различают триггеры с раздельным запуском (ЯС-триггер), со счетным запуском (Г-триггер), с элементами задержки или логическими переключающими схемами в цепях управления (1)-триггер), универсальные (JX-триггеры), на базе которых могут быть реализованы остальные типы триггеров.

По способу записи информации все триггеры подразделяют на асинхронные, в которых информация записывается непосредственно при поступлении входного сигнала, и тактируемые (синхронные), записывающие входную информацию только при поступлении разрешающего тактового импульса.

Названия триггеров составляют из типов входов. Синхронные триггеры бывают со статическими и динамическими входами. Динамическим называют такой вход, действие поданных уровней сигналов на который прекращается после соответствующего переключения триггера. Рассмотрим примеры построения некоторых типов триггеров на базе логических элементов либо ИЛИ - НЕ, либо И - НЕ.

Я5-триггер. Буквы R и S означают: R - раздельный вход установки в состояние О, S - раздельный вход установки в состояние 1. Логические нули и единицы на рисунках обозначены цифрами в кавычках: «О», «1».

Схема асинхронного Я5-триггера на двух логических элементах ИЛИ - НЕ показана на рис. 21.8, а, на рис. 21.8,6 дано его условное обозначение в схемах. Триггер имеет два прямых входа Л и S и два выхода: прямой g и инверсный Q. Перекрестная связь выхода камсдого элемента ИЛИ - НЕ со входом другого обеспечивает схеме два уетой-чивых соетояния. Предположим, что на входах R vs. S действуют уровни логического О, не влияющие на состояние триггера. Примем для определенности, что на прямом выходе триггера Q имеет место уровень логического 0. Этот сигнал совместно с нулевым уровнем на входе S образуют на инверсном выходе g триггера уровень логической 1. Уровень логической 1, в свою очередь, формирует совместно с О



на входе R на прямом выходе О уровень логического 0. Это устойчивое состояние триггера называют нулевым по уровню на прямом выходе.

Переключают триггер подачей на один из входов сигнала логической 1, при подаче на вход R уровня 1, а на вход S уровня О на инверсном выходе устанавливается сигнал g = О, который переводит триггер в состояние 1, соответствующее 6 = 1. Аналогично происходит переключение триггера и при подаче уровня логической единицы на вход S.

Для Я5-триггера существует запретная комбинация входных сигналов. Триггер теряет свойства (его состояние становится неопределенным) при одновременной подаче на входы R и S уровня логической 1. Если отпирающие импульсы действуют одновременно, то триггер оказывается временно в симметричном состоянии, из которого он может выйти равновероятно в любое из двух устойчивых состояний. Таким образом, результат неоднозначный, что недопустимо.

В схеме рис. 21.8, а элементы ИЛИ - НЕ могут быть заменены элементами И - НЕ. Свойства триггера при этом сохраняются, но управление им должно производиться уровнями логического 0. Такой триггер можно рассматривать как RS-триггер с инверсньши входами. Более сложные триггеры D-, Т- и Ж-типов выполняют на базе одного или двух Я5-триггеров с использованием в цепях управления элементов задержки или логических переключающих схем. Наибольшее распространение получили триггеры с логическими переключающими схемами в цепях управления, поскольку интегральное исполнение элементов задержки затруднено.

/Хтриггер. Схема синхронного 1)-триггера приведена на рис. 21.9, я, на рис. 21.9,6 показано его условное обозначение в схемах. 1)-трштер имеет один информационный вход Д устанавливающий триггер в состояние, соответствующее логическому уровню на этом входе. Вход С является исполнительным управляющим, он служит для подачи на


<



0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 [142] 143 144 145 146 147 148


0.0157