Главная Движение носителей электрических зарядов



2 - 3

иМфраторы. Ha рис. 21.16, a показана пргшципиальная схема шифратора для преобразования кода десятичного числа в код двоичного числа, на рис. 21.16,6 дано его условное обозначение (входы обозначены десягичгш!-ми цифрами, а выходы - двоич-ными кодовыми эквивалентами, символ CD соответствует английскому слову coder). Входы шифратора - ключи Ко - Kg -служат для ввода цифр десятичного числа разряда единиц. Выходы - это вертикальные проводники, соединенные через резисторы i?i - с источником энергии и корпусом. Диоды каждого горизонтального проводника (строки) вместе с резисторами образуют элементы И. Код двоичного числа формируется ю электрических сигналов, соответствуюгцих сумме слагаемых

iV = J]2", где JV - двоичное число; и - разряд числа. При нажатии о

определенного ключа элемент И формирует электрический сигнал, являюгцийся кодом двоичного числа.

Дешифраторы. Применяются в устройствах вывода информации в ЭВМ, когда преобразуют двоичные эквиваленты в десятичные числа. На рис. 21.17, а показана пргшципиальная схема дешифратора двоичных чисел в десятичные в виде матрицы с диодными элементами И. Ее

>0000 -0001 0010 -0011 0100 0101

от

0111 1000 1001

2

Рис. 21.16

11 X X гГТгттгт;

2 .,0"

„О"



входные шины (горизонтальные) присоединены к прямым и инверсным выходам триггеров, выходные шины 0-9 (вертикальные) могут подключаться к печатаюшей цифры машине или к индикаторам. Сопротивления резисторов R и г значительно выше сопротивления диодов. На рис. 21.17,6 дано условное обозначение дешифратора [где прямые и инверсные входы (слева) обозначены двоичньгми числами разрядов, а выходы (справа) - десятичными цифрами; DC - от слова decoder].

§ 21.6. Сумматоры

Сумматором называют устройство, осуществляюшее арифметическое сложение двоичных чисел. Сумматор является одним из основных элементов ЭВМ, выполняюшим арифметические операции. Сложение многоразрядных двоичных чисел производится однотипными действиями, осуществляемыми в каждом разряде с помощью одноразрядного двоичного сумматора, схема которого приведена на рис. 21.18. В двоичном одноразрядном сумматоре путем сложения по модулю 2 определяется сумма чисел ai и bj в каждом разряде. Операция сложения выполняется путем подачи соответствующих разрядов двух чисел а и bj на информационные входы D двух 7)-триггеров: и D,,. Числа в триггеры записываются подачей тактового импульса щ на тактовые входы С обоих триггеров. Проанализируем, как осуществляется операция сложения.

Предположим, что = О и bi = 0. После подачи тактового импульса щ эти числа переписываются на выходы />-триггеров. При этом на выходе элемента Hj, на входы которого поступают сигналы = О и bl = 1, будет сигнал aibi = 0. На входы элемента Иг поступают сигналы 1 и bl = О, что обеспечивает на его выходе сигнал ajbi = 0. Сигналы Uibi = О и Oibi = О, поступая на входы элемента ИЛИ, образуют сигнал, соответствующий сумме чисел ai а hi. S = fiibi + aibi = 0.

Если, например, = 1, bj = О, то на выходе элемента Hj вьфабаты-вается сигнал aibi = 1, а на выходе элемента Иг - fiibi = 0. В результате на выходе элемента ИЛИ сигнал суммы 5=1. Аналогично

формируется сигнал суммы в каждом разряде двоичного одноразрядного сумматора и при других сочетаниях входных чисел. У Для сложения многоразрядных двоичных чисел используют многоразрядные сумматоры, которые в зависимости от ввода чисел делятся на две группы: последовательного и параллельного действия. Сумматор последовательного действия состоит из одноразрядного сумматора (рис.

21.18), на входы которого последовательно (в последовательном коде) Рис. 21.18 подаются числа каждого разряда

ГГ а,1

&



начиная с младшего. Сумма, формируемая на выходе последовательного сумматора, также представляется в последовательном коде. Суммирование осуществляется при поступлении тактовых импульсов щ. При поступлении первого тактового импульса суммируются числа первого разряда, при поступлении второго тактового импульса - второго разряда и т. д. Для сумматора последовательного действия характерно малое количество элементов, однако он обладает низким быстродействием.

Сумматор параллельного действия выполняется многоразрядным, его каждый разряд образован одноразрядным сумматором. Каждый одноразрядный сумматор должен формировать сигнал суммы и сигнал переноса в старший разряд, если сумма, полученная при сложении двух чисел, превьпнает 1.

Схемы, позволяющие формировать сигнал переноса в старший разряд, называют полусумматорами. Полусумматор образуется путем добавления к схеме одноразрядного сумматора (рис. 21.18) элемента Из, на выходе которого формируется сигнал переноса Р == афу. Если = 1 и Ъу - 1, то на выходе элемента Из появляется сигнал переноса р афу = 1.

§ 21.7. Микропроцессоры

Успехи в области технологии и схемотехники больших интегральных микросхем (EHQ обусловили создание универсальных БИС - микропроцессоров. Высокий уровень технических характеристик таких микропроцессоров, высокая надежность, низкая стоимость, малые габариты, малое потребление электроэнергии обеспечили широкое использование их не только в вычислительной технике, но и в разнообразных промьпиленных, бытовых и других устройствах.

Мшфопроцессор (МП) - это полупроводниковый прибор, предназначенный для обработки информации и управления, рассчитанный на совместную работу с устройствами памяти, ввода - вывода информации и другими периферийными устройствами.

Микропроцессор вьшолняется в виде БИС с программируемой логикой, для чего используются программы, обеспечивающие способ функгщонирования МП. Программы хранятся в памяти (МП). Способ функционирования изменяется путем замены одной программы на другую.

Микропроцессоры вьшолняют как на одной, так и нескольких БИС и помещают в корпус, от которого делают внешние выводы; таким образом, МП представляет собой законченное изделие. По своему составу и вьтолняемым функциям он аналогичен процессору ЭВМ, поэтому МП можно определить как процессор, реализованный средствами интегральной технологии в виде одной или нескольких БИС.

Микропроцессор состоит из арифметико-логического устройства (АЛУ), устройства управления (УУ), блока внутренних регистров (biQt-ренняя память), аппаратуры и шин, обеспечивающих связь внутренних устройств между собой и с внешней аппаратурой (интерфейс). Структурная схема микропроцессора показана на рис. 21.19. Арифметико-



0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 [145] 146 147 148


0.0128