Главная Промышленная стандартизация



ключает выбранные данные к линиям D00...D07 и затем-форМнру«гт сигнал на лннни DTACK- Задатчик, приняв данные с магистрали, снимает сигнал с линии DSO, сообщая исполнителю о завершении им цикла. Исполнитель отключает данные от линий данных и снимает сигналы DTACK нлн BERR.

Временийя диаграмма цикла записи аналогична чтению, отличаясь тем, что задатчик одиовременно с возбуждением адресных линий устанавливает сигнал иа линии WRITE, а перед установкой строба данных возбуждает линии данных.

А01 ..,А31,-АМ0...АМ5, LWORD


D00...D07

РТАСК

Рис. 7.8. Диаграмма чтения байта VME

Цикл «чтснир-модафикация-запись» используется для выполнения семафорных операций и похож на выполнение подряд двух цпк-jHJi) чтения и записи Отлнчие состоит в том, что для цикла записи НС формируется адрес и в течение обоих циклов передачи установлен сигнал AS. Цикл «чтеине-моднфикация-запнсь» ие может быть лргрнан более приоритетными задатчиками.

Цикл последовательного доступа выполняется при передаче блока данных с последовательными адресами. Задатчик инициирует н кл обычным образом, устанавливая для режима последовательно-г.. доступа соответствующий код МА, Все исполвители последова-тльиого доступа фиксируют адрес в счетчиках адреса. После первой r;fpeaa4H данных задатчик оставляет возбужденной линию AS до за-Е.ршеиия всех передач. В ответ иа сигналы DTACK, поступающие ;.т 1!снолнителя, задатчик циклически формирует стробы данных, что и обеспечивает передачу данных от последовательных ячеек памяти исполнителя или к ним. После обращения к очередной ячейке исполнитель увеличивает содержимое счетчика адреса от фронта строба данных и дешифрирует конечное значение счетчика адреса, чтобы убедиться, что оно попадает в границы адресуемого исполнителем простраиства памяти. Блок последовательно расположеииых ячеек памяти может включать границу между двумя модулями памяти, либо ячейки памяти могут чередоваться для обеспечения более быстрого доступа к памяти. Последовательный доступ не может быть

прерван более приоритетнвш задатчиком, так как возбужден сигнал AS.

Арбитр может работать в одном из трех режимов: с фиксированным приоритетом, циклическим приоритетом или обслуживания единственного уровня. В режиме с фиксированным приоритетом каждой линии запроса магистрали присваивается фиксированный приоритет, от высшего BR3 до низшего BRO. В режиме циклического приоритета, аналогично используемому в И-41, после обслух<ивання очередного запроса ему присваивается низший приоритет. В режиме обслуживания единственного уровня обслуживаются только запросы на лниин BR3.

Арбитр принимает запросы по четырем линиям запроса магистрали BR0...BR3, которые возбуждаются ШФ с открытым коллектором, поэтому несколько задатчиков могут совместно использовать общую линию запроса. Каждой нз линий запроса соответствует линия предоставления магистрали (BG0IN/OUT...BG3IN/OUT), Если в момент приема запроса магистраль находится в незанятом состоянии, то арбитр немедленно отвечает выдачей сигнала по линии предоставления магистрали, соответствующей уровню ожидаемого запроса. Когда текущий задатчик освобождает магистраль, арбитр отвечает иа запрос высшего приоритета, возбуждая соответствующую ему линию предоставления магистрали. На шине имеется встроенный вторичный уровень приоритетного управления. Сигналы предоставления Магистрали формируются «гирляндным» способом так, что задатчнкам, использующим совместно общую линию запроса, назначаются приоритеты в соответствии с местоположением модуля. Ближайший к первой ячейке задатчик имеет наивысший приоритет.

Шина разрешения конфликтных ситуаций состоит из шести объединенных линий и четырех разомкнутых - цепочечных, или «гир-ляндиых», линий, Входные сигналы каждого задатчнка обозначаются как входные линии предоставления магистрали BGX1N, а выходные сигналы -как BGXOUT (далее в тексте BRX, BGXOUT используются для обозначения линий запроса и предоставления магистрали, при этом X может принимать значение от нуля до трех). Линии BGXOUT, выходящие нз модуля места N, входят в место N-1-1 как линии BGX1N,

Задатчик возбуждает сигналы на одной из линий BR0...BR3, на выходных линиях BG0OUT.. BG30UT и па линии занятости магистрали BBSY. Если задатчик не использует какие-либо уровни запросов или в ячейку не установлена плата, то необходимо с помощью крос-сировочных проводов обеспечить обход этой ячейки «гирляндными» сигналами предоставления магистрали. Арбитр возбуждает сигналы на линиях BCLR и BG0IN...BG31N.

«Гирляндная» структура позволяет использовать два уровня приоритетного управления для доступа к магистрали. Приоритетное управление четырех линий запроса устанавливается таким образом, что арбитр предоставляет магистраль запросу высшего уровня в зависимости от избранного режима приоритетного управления (фиксированного или циклического). В пределах данного уровня приоритетное управление выполняется с помощью «гирляидной» схемы. Ближайший к арбитру, модуль имеет наивысший приоритет, который будет убывать но мере удаления модулей по «гирлянде». При этом арбитр должен располагаться в ячейке 1.

Как только задатчик захватывает управление магистралью, он возбуждает сигнал BBSY. Чо тех пор. пока задатчик ие снимет сигнал BBSY, у него невозможно отобрать управление магистралью.



Линто ВС1К.иЬййльэу«* арбитр в режиме фиксированного Лрй* оритета для указания задатчнку, владеющему магистралью, что -в состоянии ожидания находится запрос с наивысшим приоритетом.

Задатчнк принимает входной сигнал предостанлеиня магистрали требуемого уровня и начинает цикл работы с магистралью. Если магистраль ему не нужна, то входной сигнал предоставления магистра* ли транслируется на выход. В простейшем режиме («Освободить после выполнения») сигнал на линии BBSY снимается, как только задатчнк заканчивает цикл работы с магистралью. В системах, где требуется достичь максимальной скорости передачи даииых, приме* няется другой режим («Освободить по запросу»), при котором за* датчик сохраняет управление четырьмя линиями запроса после окончания очередного цикла и снимает сигнал с BBSY голько тогда, когда в ожидании находится следующий запрос магистрали. Использо-в.чние режима «Освободить по запросу> снижает число разрешений конфликтных ситуаций, инициируемых задатчнком.

Задатчики формируют и принимают сигналы ACFAIL и BCLR. Оба эти сигнала информируют задатчик о том, что уже имеется другое требование иа шину, приоритет которого выше, чем у данного задатчика. Получив сигнал BCLR, задатчик определяет, как долго ои будет владеть магистралью.

Сигнал ACFAIL свидетельствует об обнаружении отказа в источнике питания переменного тока. В этом случае в распоряжении задатчика имеется 200 мкс на освобождение магистрали. Обычно этого достаточно для нормального завершения работы.

На рг.с. 7.9 показана временная диаграмма арбитража, ко1да два задатчика одновременно посылают арбитру запросы магистрали

Владелец [ Арби- ] траж

Задатчики

BR1

BBSY-

Арбитр

BG1IN-

BG2IN-


Владелец! А

Рис, 7.9. Арбитраж при запросах по разным линиям VME

по разным линиям запроса. В начале этой последовательности каждый из задатчиков формирует сигнал на соответствующей линии запроса (задатчик А -на лннни BR1 и задатчнк В -- на линии BR2). Если арбитр обнаруживает сигналы BR1 и BR2 одновременно, он

возбуждает сигнал В02Ш, поскольку у сигнала BR2 приоритет выше. Задатчик В, получив сигнал BGSIN, реагирует на него формиро-ваиием сигнала BBSY. Затем он освобождает линию BR2 и начинает цикл работы с магистралью. Арбитр после обнаружении сигнала BBSY снимает сигнал BG2IN. Сигнал BBSY н сигнал предоставления магистрали взаимно блокируют друг друга (в частности, арбитру запрещается снимать сигнал предоставления магистрали, пока он не обнаружит установленным сигнал BBSY).

Если задатчик В завершает свои операции по передаче даииых, он снимает сигнал BBSY спустя 30 не после освобождения BR2. Эта 30-ианосекундная задержка гарантирует, что арбитр не будет интерпретировать прежний сигнал BR2 как другой запрос.

Сброс сигнала BBSY арбитр рассматривает как информацию о том, что следует разрешать конфликт между запросами к магистрали. Поскольку возбужден сиг}ал BR1, арбитр предоставляет доступ к магистрали задатчнку А, возбуждая сигнал BG1IN. Задатчик А отвечает возбуждением сигнала BBSY.

Система прерываний интерфейса VME позволяет строить как подсистемы с одним обработчиком прерываний в супервизорном процессоре, так и распределенные системы, имеющие два и более процессоров. Принимающих и обслуживающих прерывания магистрали. В процессе генерации и обработки прерываний участвуют шнны передачи данных, арбитража и приоритетного прерывания.

Система прерывания содержит блоки двух типов: обработки прерывания (БОПР) и прерывания (БПР). БОПР предназначен для назначения приоритетов запросам прерываний (ЗПР), организации занятия магистрали, считывания банта состояння из БПР и иницн-нрования последователыюстн операций обслуживания прерыва1Ця. БПР предназначен для ЗПР у БОПР, обеспечения установки байта состояния после получения подтверждения своего ЗПР и трансляции сигнала по «гирляндной» линии, если он не запрашивает соответствующий уровень прерывания.

Шина поерываний состоит из семи сигнальных линий ЗПР IRQ1...IRQ7, одной цепочечной сигналыюй линии lACKIN/IACKOUT и одной линии подтверждения прерываний IACK В системе с одним БОПР эти линии ЗПР упорядочены по приоритетам, причем высший приоритет имеет линия IRQ7.

Линия IACK проходит по всей длине шины и соединяется с выводом IACK1 первой ячейки А1. При возбуждении на ней сигнала она инициирует возбуждение сигналов вдоль цепочечной схемы подтверждения прерывания

Каждую из линий ЗПР могут использовать два и более БПР. Поэтому должен применяться способ, гарантирующий подтверждение запроса только одного БПР. Эту функцию выполняет цепочечная линия подтверждения прерывания. Эта линия проходит через каждую плату. Когда прерывание подтверждено, в ячейке 1 возбуждается сигнал IACK1. Каждый модуль, возбуждающий сигнал на линии ЗПР, обязан ожидать прихода сигнала подтверждения. Модуль, принимающий подтверждение, не пускает сигнал подтверждения далее по цепи, тем самым гарантируя, что только один модуль получит подтверждение.

Блок обработки прерываний использует шнну данных для чтения байта состояния нз БПР; БОПР действует как задатчик, а БПР -как исполнитель

Обычная последовательность действий при прерывании может быть поделена на три фазы: запрос (промежуток времени от момен-



та, когда БПР иоэбуждает лог. О иа линии ЗПР, до момента, когда управление шииой данных захватывает БОПР), нодтверждение (промежуток времени, в течение которого БОПР занимает шнну данных для чтения байта состояния) и обслуживание прерывания (промежуток времени, который требуется для выполнения определенных программ обслуживания прерываиия).

Если всеми семью линиями ЗПР управляет один БОПР, им на-вначаются приоритеты (высший приоритет имеет линия 1RQ7), и, когда на двух линиях ЗПР-обнаруживаются одновременные запросы, первым считается байт состояния запроса с более высоким приоритетом.

В системе с распределенной обработкой прерываний может содержаться до семи БОПР. Имеется две категории таких систем, в состав которых входит либо семь, либо от двух до шести БОПР. Каждой из линий ЗПР может управлять отдельный БОПР. Каждый БОПР обязан захватить управление шиной передачи данных до тоги, как он прочитает байт состояния из БПР, возбуждая при этом собственную линию ЗПР В случае, когда одновременно возбуждаются два сигнала на линиях ЗПР, результатом разрешения конфликтной ситуации может быть последовательность операций, отличающаяся от применяемой в системах с одним БОПР.

Служебные сигналы обеспечивают периодическую выдачу системных синхроимпульсов, а также выполняют инициализацию и сигнализацию об отказах. Синхроимпульс SYSCLK с частотой 16 МГц V- скважностью два вырабатывается системным контроллером. Его можно использовать для генерации задержек внутри модулей или лля выполнения функций, связанных с синхроиизацией событий. Сиг-на.1 SYSRESET вырабатывается в блоке управления пнчанием или ручным переключателем с пульта оператора схемой с открытым коллектором Сигнал SYSFA1L возбуждается при выполнении модулями тестов самодиагностики после включения питания или прн обнаружении модулем отказа в ходе работы. Если иа входе самодиагностики обнаруживается отказ, линия отказа системы остается возбужденной. Если отказов нет, то после завершения тестирования С!;гнял с линии снимается.

Блок управления питанием вырабатывает сигнал на линии отказа питания ACFAIL при понижении напряжения сети или в случае ухода напряжений постоянного тока за допустимые границы.

7.4.3. Организация магистрали VMX

Магистраль имеет 32-разрядную шииу данных и 24-разрядиую шину адреса. Два строба данных даюг возможность производить передачи старших или младших байтов. Адресный тракт мультиплексируется 1ю 12 линиям, причем эти два строба служат так.же признаками того, какие разряды адреса в данный момент передаются по шиие-младшие или старшие 12 разрядов. Линии признака ошибки данных или квитанции-подтверждения передачи данных служат для вавершения цикла обмена данными.

К одной магистрали максимально могут подключаться шесть соседних модулей. Каждый из устанавливаемых модулей может работать в качестве задатчнка (первичного нли вторичного), а также исполнителя. Первичный задатчик - это, как правило, центральный процессор, которому помимо памяти, разметаемой на его собственной плате, требуется еше дополнительная. Первичный задатчик управляет магистралью н контролирует доступ со стороны вторичио-

го задатчика к исполнителям. Первичный задатчик также инициирует цикл шины и выдает на шнну младшие разряды адреса н управляю-шне сигналы, прежде чем решить, будет лн производиться передача данных по VMX- илн VME-шине нли использоваться память самой платы. Перед выдачей старших разрядов адреса на мультиплексированные линии шины задатчик может отменить цикл VMX-шнны (это называется аннулированием цикла) н обратиться к ресурсам своей платы или к VME-шине.

Прн передачах между задатчиками и памятью исполнителя используется схема с выдачей упреждающего сигнала подтверждения и последующего сигнала ошибки данных. Предполагая, что данные на шнне будут действительными, можно выдавать подтверждение до завершения всех операций управления, чтобы избежать временных затрат иа выдачу подтверждений, свойственных типичным центральным процессорам. Сигнал ошибки данных DERR может следовать за сигналом подтверждения АСК, если схема обнаружения ошибок установит наличие ошибки. Для обеспечения совместимости между всеми модулями каждый исполнитель должен выдавать сигналы

Таблица 7,26 Линии магистрали VMX

Нацменовяиие

Адрес

Длинное слово

Данные Строб адреса Строб данных Чтение

Подтверждение передачи

Ошибка данных

Запрос магистрали

Подтверждение передачи

Запрос прерывания

Блокировка

Обо шачепи

Назначение

А01/Л13.. А11/А23 L\V0RD/A12

DBOO., .DB31 LAS, UAS LDS, UDS READ

DERR

SMRQ

SAUCKIN SMACKOUT

IR LOCK

Мультиплексированная шииа адреса Мультиплексированная лниня указателя 32-разрядного слова данных-разряда адреса Шина данных Сопровожде1ше адреса Сопровождение данных Идентификация онера-mui чтения-записи Идентификация исполнителем приема данных при записи и готовности данных при чтении Идентификация исполнителем ошибки Идентификация наличия запроса магистрали Входные и выходные сигналы подтверждения передачи вторичному задатчику

Идентификация запроса прерывания

Признак захвата порта памяти и блокировки обращения от других портов



0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 [45] 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67


0.0195