Главная Промышленная стандартизация



Наименование

Обозиачение

Назначение

Данные

Код идентификатора

Четность

Блокировка арбитража

Занятость магистрали

Код ответа

Снижение уровня переменного и постоянного напряжения

Синхросигнал

Системный синхросигнал

Включение тестирования Отказ

Сброс

Данные BID0.,.BID31

BII0...BII3

BIPO

BINOARB BIBSY BICNF0...BICNF2

B1DCL0

Мультиплексированная шниа адреса, данных и арбитража

Идентификация типа задатчика, выполняемой команды, принимаемого статуса Дополнение до нечетности линий данных и кода идентификатора

Управление

Запрет арбитража на линиях BID

Сигнализация о выполнении операции на магистрали Код ответа в циклах команды и данных

Управление питанием

BIACLO, Управление последователь-

ностью включения и отключения питания

Системное управление

BIT1ME

BIPHASE

BISTF BIBAD BIRESET

Синхроимпульс с частотой 20 МГц, используемый модулями

Магистральный системный синхроимпульс с частотой 5 МГц

Включение самодиагиости-ки модулей

Идентификация отказа модуля

Запуск инициализации модулей

Протокол магистрали описывает 4-разрядное адресное соглашение, распределяющее доступ к 16 магистралям VAXBI. Перед выдачей адреса иа магистраль эти разряды сбрасываются, что и определяет резервирование старшей зоны пространства адресов.

Все передачи иа магистрали содержат три цикла: команды-адреса, арбитража и данных. В цикле команды-адреса задатчик передает исполнителю код выполняемой операции, адрес ксполиителя и формирует контрольные разряды четности, проверяемые всеми исполнителями. В следующем цикле «встроенного» арбитража (име-

ющем место, если передача уже началась) все задатчики, кроме текущего, выполняют цикл- арбитража для следующей передачи. Последующие циклы данных в зависимости от длины передаваемого блока, определяемой командой в первом цикле, могут осуществляться 1, 2 или 4 раза.

Приоритет определяется одним из трех режимов арбитража, устанавливаемым 2-разрядным полем регистра управления и состояния узла. Возможны режимы: с циклическим изменением приоритета, с фиксацией высшего и низшего приоритетов. Возможны любые комбинации режимов в разных узлах, но предпочтителен режим с циклическим изменением, так как он обеспечивает почти равномерный доступ к магистрали всем модулям.

На магистрали реализованы обычные и широковеш,ательные передачи нескольким исполнителям, прн которых задатчик в первом цикле вместо адреса устанавливает маску приемников. Выбранный нсполнитель посылает сигнал подтверждения связи АСК, и до завершения передачи блока выполняются циклы данных. Если исполнитель ке может немедленно ответить сигналом АСК, то он возбуждает сигналы STALL нли RETPY. Сигнал STALL задерживает работу магистрали на период времени, в течение которого исполнитель сможет ответить: RETRY прекращает передачу, которую задатчик может возобновить позже. Сигналы ответа передаются по линиям B1CNF.

Наряду с обычными операциями чтения и записи в адресном пространстве на магистрали реализованы операции, поддерживающие работу кэщ-памяти, межмодульные связи и прерывания. Типы операцни магистрали приведены в табл. 7.30.

Дтя мультипроцессорных спстем ва;-киым требовашгем является сохранение единства содержимого кэш- и общей памяти. При операциях с общей памятью иа магистрали процессор приводит в соответствие содерлшмое своей кэшпамяти с содержимым общей памяти без специального протокола магистрали. Однако многие процессор-

Таблица 7,30 Операции магистрали VAXBI

0603HaieiiHc

Ьь!Н0Л[1яемая функция

RE.\D

Чтение

Чтение с участием кэш-памяти

IRCl

Взаимоблокированное чтение с участием кэщ-памяти

WRITE

Запись

Запись с участием кэш-памяти

WMCl

Маскированная запись с участием кэш-памяти

UWMCI

Разблокированная маскированная запись с участием

кэш-памяти

INTR

Прерывание/ШВ

IDENT

Идентификация

STOP

Останов/ШВ

INVAL

Апнулирование данных в кэш-памятн/ШВ

BDCST

Широковещательная передача/ШВ

IPINTR

Межпроцессорное прерывание/ШВ

Примечание. ШВ - широковещательные операцни с участием нескольких исполнителей.



ны« модули имеют локальную память, запись в которую произзодит-ся без обращения к магистрали.

Приведение в соответствие содержимого всей кэш-памяти на магистрали содержимому изменяемой локальной памяти может быть произведгно двумя способами. Модули, производящие запись в ло- капьную память, могут выдать сигнал «кэш-память недействительна» для операций FCI и ШС1 других узлов в том случае, если операцнн затрачивают ячейки памяти, в которые могут производиться лэкаль-ные записи. Прн дру~ом способе модули могут позволить другим узлам с -!эш-паыятью выполнять обычные операции RCI и IRCI, по вырабагьвают специальную операцию INVAL при записп в локальную память. При этСМ модули, имеющие кэщ-памнть, аннулируют данные в соответствии с установленным адресом.

Длч синхронизации доступа к общим структурам данных в муль-титроцессорных систолах используются команды взаимоблокировки. Процессорный модуль обычно выполняет команды INSQHI или 1NSQT1 для управлетия адаптером ВВ, используя взацмоблокируе-мую очередь. При выполнении этих команд оперщия IRC1 опраш!!-варт загстовок счсредн и, если блокировка ие установлена, операция UWMC[ устанавливает разряд вторичной взаимоблокировки (РВВ).

Протокол aгнcтpaли защищает процедуру вгоришюй блокировки от возможного прерывания. После выполнения операцнн 1PCI блокирук>тся обращения к блоку памяти, содержащему заголовок

Таблица 7.31. Регистры узла магистрали VAXBI

Обозначение

Пиимгиорлиис

Лдр{с

Olli. г II-

н;- .ои ) О

DTYPE

VAXBICSR

EINTRCSR IKTRDES 1P1NTRЛUSK FIPDES

IPINTRSRC

S.A.DR

EADR

BCICSR

WSTAT

FIPSCMD

UlNTRCSR

GPRO GPRl GPR2 GPR3 SOSR RXCD

Примечай

Тип устройства

Унранление и сосгоянне магистрали Ощнбки маг.нстралн Управление прерынанне.м or ошибки Получатель прерывания Маска мсжпроцессорнсго прерывания Назначение команд 1P1NTR/ST0P установки разряда

Источник межнроцсссорного прерывания

Начальный адрес

Конечный адрес

Управление и состояние ВИС

Состояние записи

Команда IP1NTR/STOP установки разряда

Управление прерыванием интерфейса

пользователя

РОИ О

РОН 1

РОН 2

РОН 3

Регистр состояния ПЗУ Данные выносного пульта н е РОН - регистр общего назначения.

DO 34 08 DC 10 14 18

20 24

28 2С 30

очереди. Если к этому блоку памяти обратится дстгой шроцессор с операцией IRCI, го намят* установит сигнал RETRY. Операция UWMiCI, ус-анавлшвая РВВ, в то же время разйлосирует блок иа-ыяти ка мапистрали. Процессоры могут снова читать заголовок озе-реди, но обнаружат установленный РВВ. Процессор, устатовивнчй блок11ровку, можег манипулировать очередью с гюнощью обычных операднй н к конце очистить РВВ.

П рерывшния но магистрали выполняются с помощью перех.ач инфо[ .мации и не требуют отдельных линий ЗПР. Адаптеры исподь-зуют широковещг тельную операцию INTR, в которой указыватот процессор, обслуживающий прерывание, и определяют один нли несколько из четырех уровней обслуживания грерывання. Процессор отвечает операцнеа 1DENT, определяющий уровень обслуя:иваемого прерывания (yposiHi прерывания 4...7 магистрали соотзетств>ют УР0В1ЯМ прерывания 14...17 процессоров VAX). Ecj;h ЗПР послали несколько адаптеров, то во время операции IDENT производигся арбитраж с циклн-ческим изменением приоритета и обслуживаегся ньи1гг.авшин его адаптер.

)ля жжироцессорных прерываний нспользуется операкия IPINTR, выполняемая аналогично прерыванию ст адаптеров, ио Зез операции 1Е>ЕМТ. Прерывающий процессор передает данные сообщения в зара lee опэеделсиную область общей памяти и формирует мелпроцессорное прерывание, сообщая принимающему процессору о готовности данных.

Каждые узел магистрали имеет в младшей зоно адресного про-cipai ства узла набор 32-разрядиь1Х регистров (табл. 7.31).

7.5.3. Физическая реализация

Магистраль \АХВ1 реализована на 6-слоннон объединительной н.чатной плате высотой 95,3 ым, имеющей два наружных сигнальных слоя и четыре внутренних слоя питания. Модули раз.мерсм 203,2X Х23Э,2мм чмеют пять 60-контактных сосдн1Н1телсн с нелзвым усн-лн.ем. Два соединителя используются интерфейсом VAXB1, остгль-ные - ннтерф(ч"соч пользователя. Кан<дый -.иэдуль содержит интерфейсную Б11С (ВПС). Кабели ВВ и межмодульных связен подсосди-ниют:я не к мод\.чям, а к соединителям объедиигтельной нлгты. В б.оке {.<3-сете) может быть установлено до шести модулей. Для «•улыинроцсссорных систем реализуется последовательное соединение кассет. В ыногокассетной системе должен быть только один мо-д)ль, генерирующий системный синхроимпульс.

Все места на объелиннтетыюй плате универсальны для устанавливаемых модулей. В каждом месте коУмутацчощ1ый элемент задает соответствующему узлу магистрали идентификаторы арбитража и географического адреса.

7.6. ИНТЕРФЕЙС RESYM 7.6.1. Общие сведения

Интерфейс RESYM (REdused SYnchronous Multiprocessor) предназначен для построения недорогих мультипроцессорных систем, использующих 32разрядные МП. Он реализует синхронный протокол, используя 8-разрядную мультиплексированную шину адреса-данных и распределенный арбитраж. Благодаря малой длине линий



«агистралн, высокой частоте синхроимпульса (от 20 до 40 МГц) и конвейерной передаче сигналов управления его производительность сравнима с производительностью интерфейсов с 32-разрядиыми шинами.

Дальнейшим развитием интерфейса может быть синхронная последовательная передача информации с частотой 100 МГц и выше.

7.6.2. Логическая организация

Магистраль использует принцип «задатчик-исполнитель» и может иметь до 16 задатчиков. Для уменьшения числа линий иитер-фе!ка и магистральных драйверов широко используется мультиплек-сироваине. Имеется четыре группы; CLOCK - системный синхроимпульс; ARB0... ARBS -шина арбитража; AD/DAT0 ... AD/DAT7- шина адреса-данных: STAT0, STATl -линии управления.

Системный синхроимпульс вырабатывается модулем, установленным в первое место блока, илн отдельным небольшим модулем. Цикл арбитража выполняется за два последовательных такта спихроимиульса параллельно с выполнением текущего цикла передачи данных. В такте арбитраока возбу:-кдается только одна из линий ARB, имеющих возрасгающий приоритет. Два последовательных такта арбитража позволяют обслуживать запросы 16 задатчиков.

Все модули, участвующие в арб!1траже, проверяют линии ARB в конце каждого такта арбитража. Модули, возбудившие литно высшего приоритета, выигрывают арбитраж первого такта и продолжают арбитраж во вгоро.м такте. Модуль, возбудивший линию высшего г:риоритета во вгоро.м такте, становится задатч!и;ом.

Для сиихроинзгции арбитража модули иач1И1ают арбитраж только после такта «молчания» линий ARB. Задатчик магпстрзлн прекращает возбуждать липни ARB за три такта до ко1ща цикла передачи. Таким образом, одновременно с окончанием цикла передачи заВ1.>р-пщется очередной цикл арб:1тража п нозый задтчик магистрали мо-&ct сразу же начинать свой цнкл передачи. Число обслул<иваемых задатчиков может быть увеличено добав.лсин-ем такта арбитража ил; увеличением числа линий ARB.

На магистрали возможны четыре типа передачи (чтение, запись, чтеьне-моднфпкацня-за!:ись н передача блока), оироделкемые кодом, выставляемым задатчиком на линиях ST.AT в первом такте никла не-рсдачи. Во втором такте код на STAT определяет разрядность пр.ед-с;звляе\!ых данных (8, 16, 24 или 32). В последующих тактах линии ST.AT нспользуются исполнителем для передачи сгггналов уюдтверж-деиия связи и сообщен;1Н об ошибках.

Цикл записи 32-разрядиого слова с 24-разрядпь:м адресом я;-.!-полняется за 7 тактов (рис. 7.11). В первом такте логический адрес помещается на линиях ARB, а старший байт 24-разрядпого ф:131!чсс-кого адреса -на линиях AD/DAT. Па лнн;1ях STAT - код операции записи. Во втором такте передается следующг.й байт адреса, а по линиям STAT - разрядность передавае1>:ых да;1ных. В третьем такте передается младший байт адреса, а по линиям STAT исполнитель подтверждает свое физическое присутствие (PHYS) к готовность к приему данных (RE.ADY). В четвертом такте передается первый байт данных. Исполнитель может ответить по линии STAT0 о нарушении адресного пространства (ADR). В последующих трех тактах передаются байты да[гных. За три такта до конца цикла передачи задатчик отключается от линий ARB, разрешая следующий цикл арбитража.

го о Си S S м

а е-=й

л W А

te tc

g ГОШ

><




0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 [47] 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67


0.0097